Dansk - English

Kort version - Fuld version


VHDLE (Efterår 2005)

Kursuskode : IVHDLE-U01
ECTS Point : 7,5 Status : Tilvalg for den valgte retning
Revideret : 11/11 2005 Oprettet : 26/05 2005
Placering : 5-7 semester Timer pr. uge : 4
Længde : 1 semester Undervisningssprog : Dansk

Målsætning : design af en CPU startende med en behavior model der forfines til en RTL
structural model der kan syntetiseres. Herefter implementeres designet i en FPGA af typen Xilinx XC2S100.
Hovedindhold : VHDL sprogets opbygning:
- leksikalitet og syntaks.
- design units, kontrolstrukturer, data objekter og instruktioner
- subprogrammer
Model beskrivelse:
- domæne modeller behavior og structural.
- abstraktions niveauer algoritme og data transfer.
Simulering
- script
- testbench
Design, simulering og implementering af simpel CPU.
Kurset er baseret på designværktøjet Xilinx Foundation 4 ISE eller WebPack 4.1
Undervisningsform : Lærerstyret gennemgang af pensum samt opgaver og en gennemgående kursusopgave.
Krævede forudsætninger : Dokumenteret viden svarende til DEL3
Anbefalede forudsætninger : -
Relationer : -
Prøveform : Projekt
Censur : Intern
Bedømmelse : 13-skala
Bemærkninger : At sætte den studerende i stand til at udvikle VHDL modeller med henblik på simulering, syntese og implementering. Det er målet at kunne udføre et design af en CPU startende med en behavior model der forfines til en RTL
structural model der kan syntetiseres. Herefter implementeres designet i en FPGA af typen Xilinx XC2S100.
Undervisningsmateriale : The Designers Guide to VHDL 2nd edition. Peter J. Ashenden. ISBN 1-55860-674-2. Morgan Kaufmann Publishers
Ansvarlig underviser : Ole Christensen , oc@ihk.dk