Dansk - English

Short version - Full version


VHDLE (Spring 2005)

Course code : EVHDLE-U01
ECTS Credits : 7,5 Status : Optional for specified Programme
Revised : 07/01 2005 Written : 29/08 2003
Placement : 5-7 semester Hours per week : 4
Length : 1 semester Teaching Language : Danish

Objective : At sætte den studerende i stand til at udvikle VHDL modeller med henblik på simulering, syntese og implementering. Det er målet at kunne udføre et design af en CPU startende med en behavior model der forfines til en RTL
structural model der kan syntetiseres. Herefter implementeres designet i en FPGA af typen Xilinx XC2S100.
Principal Content : VHDL sprogets opbygning:
- leksikalitet og syntaks.
- design units, kontrolstrukturer, data objekter og instruktioner
- subprogrammer
Model beskrivelse:
- domæne modeller behavior og structural.
- abstraktions niveauer algoritme og data transfer.
Simulering
- script
- testbench
Design, simulering og implementering af simpel CPU.
Kurset er baseret på designværktøjet Xilinx Foundation 4 ISE eller WebPack 4.1
Teaching method : Lærerstyret gennemgang af pensum samt opgaver og en gennemgående kursusopgave.
Required prequisites : Dokumenteret viden svarende til DEL3
Recommended prerequisites : -
Relations : -
Type of examination : Project
External examiner : Internal
Marking : Scale of 13
Remarks : Gruppe eksamen med individuel eksamination på baggrund af den udførte kursusopgave.
Teaching material : The Designers Guide to VHDL 2nd edition. Peter J. Ashenden. ISBN 1-55860-674-2. Morgan Kaufmann Publishers
Responsible teacher : Ole Christensen , oc@ihk.dk